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非多路復用與多路復用總線轉換橋的設計與實現
微處理器對外并行總線接口方式一般分為兩種，一種為多路復用方式，數據與地址采用共用引腳，分時傳輸；另一種是非多路復用方式，數據與地址采用分離引腳，同時傳輸。目前國內應用廣泛的ＭＣＳ１９６和ＭＣＳ５１系列微處理器采用多路復用總線，設計電路時應考慮如何將數據和地址從總線上分離出來，與存儲器、外圍接口芯片的數據和地址引腳連接。一般利用ＡＬＥ（地址鎖存）信號觸發鎖存器（７４ＬＳ３７３）將地址與數據信號分離出來。近幾年來，隨著低價位ＤＳＰ芯片的出現，ＤＳＰ芯片已被廣泛應用到控制與測量領域中。國內使用的ＤＳＰ芯片以ＴＩ公司的ＴＭＳ３２０系列為主流。這種微處理器對外的數據和地址總線接口方式為非多路復用方式，不能與多路復用方式的外圍接口芯片（如ＣＡＮ控制器ＳＪＡ１０００）直接相連。國內和國外也沒有一款專用集成電路芯片來實現非多路復用方式到多路復用方式的轉換。參考文獻?１?提出了一種轉換方法，是將ＤＳＰ的數據線作為ＣＡＮ控制器的數據地址復用線，用ＤＳＰ的地址線Ａ０作為地址、數據選擇線。Ａ０＝１時，地址有效；Ａ０＝０時，數據有效，即用奇數地址傳送地址，用偶數地址傳送數據。雖然此方法實現起來電路簡單，但在編程時卻需要考慮發送的數據何時作為ＣＡＮ控制器的地址，何時作為ＣＡＮ控制器的數據，沒有從根本上解決非多路復用方式到多路復用方式的轉換。本文以ＴＭＳ３２０Ｆ２０６與ＳＪＡ１０００的連接為例，采用復雜可編程邏輯器件ＣＰＬＤ，完成了用硬件來實現非多路復用方式到多路復用方式的轉換。
１ 多路復用總線的信號和時序
１．１ ＳＪＡ１０００接口的主要信號說明
ＣＡＮ控制器ＳＪＡ１０００提供的微處理器接口方式為典型ＩＮＴＥＬ或ＭＯＴＯＲＯＬＡ地址數據多路復用總線模式，主要信號有地址數據信號ＡＤ７～ＡＤ０、地址選通信號ＡＬＥ、片選信號ＣＳ、讀信號ＲＤ、寫信號ＷＲ、模式選擇信號ＭＯＤＥ。當ＭＯＤＥ＝１時，為ＩＮＴＥＬ模式；當ＭＯＤＥ＝０時，為ＭＯＴＯＲＯＬＡ模式。本文描述的地址數據多路復用總線模式均為ＩＮＴＥＬ模式。圖１和圖２分別為ＩＮＴＥＬ模式讀、寫周期時序。ＡＤ７～ＡＤ０引腳在ＡＬＥ有效時，傳送的是地址信號；在ＲＤ或ＷＲ有效時，傳輸的是數據信號。
圖1和圖2
１．２ ＳＪＡ１０００的時序分析
以ＳＪＡ１０００的讀時序為例進行說明。在設計轉換橋時，多路復用總線的各信號必須滿足如下時間參數要求：ＡＬＥ的脈沖寬度（ｔＷ?ＡＬ?）最小為８ｎｓ；地址信號（Ａ０～Ａ７）建立到ＡＬＥ變為低電平所需時間（ｔｓｕ?Ａ－ＡＬ?）最小為８ｎｓ；ＲＤ的有效脈寬（ｔＷ?Ｒ?）最小為４０ｎｓ；ＲＤ為低電平到數據信號?Ｄ７～Ｄ０?有效所需時間?ｔＲＬＯＶ?最大為５０ｎｓ；ＲＤ變為高電平到地址數據線釋放（即高阻狀態）所需時間?ｔＲＨＤＺ?最大為３０ｎｓ。
２ 非多路復用總線的信號和時序
２．１ ＴＳＭ３２０Ｆ２０６接口的主要信號說明
ＴＳＭ３２０Ｆ２０６的總線接口方式采用地址和數據分離的形式。其主要信號有地址信號Ａ０～Ａ１５、數據信號Ｄ０～Ｄ１５、讀信號ＲＥ、寫信號ＷＥ、閘門信號ＳＴＲＢ、Ｉ／Ｏ空間選擇信號ＩＳ、數據存儲器選擇信號ＤＳ、程序存儲器選擇信號ＰＳ、機器時鐘輸出信號ＣＬＫＯＵＴ１。當對外部數據存儲器、程序存儲器或Ｉ／Ｏ空間訪問時，ＳＴＲＢ有效；當對外部Ｉ／Ｏ訪問時（即程序中使用ＰＯＲＴＲ和ＰＯＲＴＷ指令），ＩＳ有效。
２．２ ＴＳＭ３２０Ｆ２０６的Ｉ／Ｏ時序分析
ＴＭＳ３２０Ｆ２０６的讀寫時序如圖３和圖４所示。Ｉ／Ｏ的讀或寫工作周期一般在兩個機器周期內完成。在此期間，ＩＳ信號和地址信號一直保持有效；閘門信號ＳＴＲＢ發生在第一個機器周期有效后并保持一個機器周期以上；ＲＥ和ＷＥ有效時，數據有效。兩次連續的寫操作（如圖４所示）時，ＷＥ的有效間隔時間ｔＷ（ＷＨ）最小為（２Ｈ－４）ｎｓ，而兩次連續的讀操作（如圖３所示）時，ＲＥ的有效間隔時間ｔＷ（ＲＤＨ）為（Ｈ－４）ｎｓ～Ｈｎｓ，其中Ｈ為０．５倍的機器時鐘周期。可見對于連續的讀、寫操作，ＲＥ、ＷＥ的有效間隔不同，設計電路時應注意此細節。在連續的讀或寫操作時，ＩＳ信號一直為有效電平‘０’，無法以此信號作為產生ＳＪＡ１０００的ＡＬＥ、讀、寫信號起始基準；而在寫周期時，ＳＴＲＢ與ＷＥ的變化始終保持一致，因此在產生ＳＪＡ１０００寫周期時，可以用ＳＴＲＢ作為ＡＬＥ、ＷＲ產生的起始基準信號。但是ＴＳＭ３２０Ｆ２０６在連續的讀操作時，ＳＴＲＢ一直保持為低電平，可見在產生ＳＪＡ１０００讀、寫操作周期時，無法單獨以它作為ＡＬＥ、ＲＤ信號產生的起始基準，需與ＩＳ、ＷＥ、ＲＥ進行邏輯組合來作為ＳＪＡ１０００讀、寫操作周期的起始基準信號。
３ ＣＰＬＤ實現轉換橋的設計方法
此轉換橋如果用中規模集成電路（７４系列）實現起來比較復雜，工作頻率又較高，布線時若稍不合理，易引起干擾，使得電路工作不穩定，因此這里采用高可靠性的復雜可編程邏輯器件ＣＰＬＤ，用硬件描述語言ＶＨＤＬ來實現。
３．１ 轉換橋引腳信號定義
圖５為轉換橋的時序仿真圖，其中轉換橋的各引腳信號與ＴＭＳ３２０Ｆ２０６和ＳＪＡ１０００ｌ引腳信號的對應為：ｆａｂｌ７接Ａ０～Ａ７；ｆｄｂ７接Ｄ０～Ｄ７；ｆｄｓ接ＩＳ；ｆｓｔｒｂ接ＳＴＲＢ；
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