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探析語音信號的數字化噪聲抑制技術
摘要：介紹了語音信號的數字化噪聲抑制技術。該技術通過PCM編碼對模擬語音信號數字化，再以CPLD器件進行數字化噪聲抑制處理，然后解碼為語音輸出，從而得到優良的語音噪聲抑制效果，并可通過軟件調節噪聲抑制參數。還以應用實例介紹了電路原理，說明了設計要點。關鍵詞：噪聲抑制 閾值 延時時間 PCM編解碼 CPLD器件
語音信號的噪聲抑制技術是基于人耳的聲音屏蔽效應的，即當有較強的聲音信號時，較小的噪聲信號將被屏蔽而不易被聽到。
在具有噪聲抑制功能的語音通信設備中，沒有語音信號時噪聲抑制電路將信道關閉，使噪聲信號不能到達語音終端，避免了噪聲出現；語音信號來到時，噪聲抑制電路自動打開信道，這時雖然噪聲語音一起送到語音終端，但由于聲音屏蔽效應，噪聲的存在可以忽略。
模式式的噪聲抑制電路直接對語音模擬信號進行處理，通常主要由取樣放大器、模擬比較器、模擬開關、阻容延時器件等組成。因其集成度低、參數調整困難、設定的噪聲抑制參數易受環境因素影響而漂移，使得噪聲抑制性能難以得到保證。
在為某國孫工程研制新一代語音指揮通信設備時，為了避免模擬式噪聲抑制技術的缺點，采用了數字化的噪聲抑制技術。這一技術，是在對模擬語音信號進行PCM編碼后，再用CPLD（復雜可編程邏輯器件）對PCM碼流進行數字化噪聲抑制處理，然后將PCM信號解碼還原為模擬語音信號。結果，不僅獲得了優良的噪聲抑制效果，而且能夠用軟件調節噪聲抑制參數，設備的集成主和穩定性都有顯著提高。
1 噪聲抑制電路的主要技術參數
噪聲抑制電路的主要技術參數為：噪聲抑制閾值、前道時時間、后延時時間。
噪聲抑制閥值是指打開語音信道的門限電平值。在閾值之下的信號認為是噪聲，關閉語音信道；在閾值之上的信號則認為是語音，打開語音信道。這一閾值可根據環境噪聲的大小、外來干擾的嚴重程度及語音信號的幅度而進行設置。例如，當語音信噪比為30dB時，噪聲抑制閾值可設為32mV左右。
前延時時間是指語音信號在超過閾值后到語音信道打開的延時時間。這一時間太長將造成語音的起始音素被切除（稱為“頭切”），是不能允許的。但這一時間又不能太短，太短的話任何幅度超過噪聲抑制閾值的突發的短暫干擾都會立刻打開語音通道并將這干擾送到語音終端，破壞靜音效果。為盡可能地吸收這類干擾又不至于造成“頭切”，根據語音聲學特征的有關統計資料與經驗數值，前延時時間可在0.5～4ms之間選擇。
后延時時間是指在噪聲抑制門限被打開并自己傳送語音時，從語音信號幅度回落至噪聲抑制閾值之下到語音信道關閉的延時時間。由于語音信號波形的動態范圍很大，講話時又隨著語氣的變化而起伏停頓，因此后延時時間太短會造成語音的斷續，影響語音傳送質量。后延時時間太長，則造成語音停頓時噪聲拖尾，同樣影響語音質量。為兼顧這兩方面，后延時時間的量值范圍約為0.05～0.5s左右。
由于語音特點因人而異，環境噪聲和外界干擾情況又常有不同，所以上述的噪聲抑制三參數經常需要在語音通信的過程中進行調節。在使用模擬噪聲抑制電路時，這些參數是用電位器或開關來調節的。在使用模擬噪聲抑制電路時，這些參數是用電位器或開關來調節的。采用數字化噪聲抑制技術后，通過軟件就可以設定和調節這些參數了。
2 語音信號的數字化
采用數字化噪聲抑制技術，必須先將語音信號數字化。模擬語音信號的數字化有多種方法，最通用的是按照G.711標準進行PCM編碼[1]。對于頻帶為300～3400Hz的語音信號，采用2.048MHz的取樣時鐘，以8kHz的速率進行8位取樣，取樣數據按A律編碼，偶數位交替反轉。多路語音信號可以分配不同的取樣時隙，32個時隙（125μs）組成一幀。
PCM編解碼芯片選用National Semiconductor公司的TP3094[2]。該芯片為44引腳PLCC封裝，單一5V供電，集成了四路PCM編解碼電路，壓擴方式為A/μ律可選，片內自帶電壓基準、低通接收濾波器和帶通發送濾波器，通過外接電阻可以調節輸入信號的增益。
TP3094可采用長幀和短幀兩種同步方式，外接幀信號和2.048MHz的時鐘即可工作。TP3094在進行PCM編解碼時的工作方式有8bit和32bit兩種，以8bit方式工作時需為每路語音的PCM碼提供單獨的幀同步信號，而以32bit方式工作時只要為第一個時隙提供短幀同步信號即可自動完成對其后連續的另三路PCM語音編碼同步。在以32bit方式作時，還可以采用多片TP3094芯片級聯工作。
圖1所示為兩片TP30094級聯成為八路PCM語音編解碼電路。圖中TP3094的VCI0～VXI3為四種語音輸入端，GXO0～GXO3為各路的增益調節端，在VXI和GXO之間接一電阻，此電阻與VXI端至信號源間的電阻比值可決定該路語音信號的輸入增益。VRO0～VRO3為解碼后的四路模擬語音信號輸出端。電容C1、C2用于濾波。外接的2.048MHz主時鐘脈沖沖送到兩片TP3094的MCLK端，8kHz的幀信號F0（由CPLD產生）送到第一片TP3094的FSX0和FSR0端，再將第一片TP3094的FSX和FSR1分別連到第二片TP3094的FSX0和FSR0端，就完成了兩片芯片的級聯。兩片以上的級聯亦可由此類推。為避免數字信號對模擬信號的干擾，電路中數字部分和模擬部分的供電分別布線后再接到單一5伏電源。
兩片TP3094的PCM信號輸出端DX并聯后送到數字噪聲抑制電路，經數字噪聲抑制電路處理后的PCM信號再送回兩片TP3094的輸入端DR進行解碼。TSX0、TSX1是開路溝道輸出端，R1、R2為上拉電阻。在所分配的時隙輸出PCM信號時，TSX0、TSX1為低電平，可提供給CPLD作為控制信號。
TP3094工作于32bit短幀方式時的時序圖如圖2所示。
輸入和輸出的PCM信號DR、DX包含了從CH0至CH3的四路數字語音信號，每路為一個時隙，8個bit。每路語音的PCM編碼中D7為符號位。D6～D0為數值位。FSX1和FSR1可用于級聯下一個芯片。
3 數字化噪聲抑制電路的原理框圖
數字化噪聲抑制電路的原理框圖如圖3所示。由于采用的是“自頂向下”的CPLD設計方法，這一電原理框圖本身就是最頂層的圖形設計文件（.gdf文件）。圖中的各個組成部分，根據需要分別采用了基本邏輯門電路、參數化模塊、以缺省符合（Default Symbol）表示的文本輸入（Text Entry）和宏功能邏輯單元（Mega Function）組合。
從PCM解碼輸出端DX輸出表示八路語音信號的64bit串行信號，進入64位的參數化移位寄存器模塊進行串/并變攣，變換后的輸出經64位參數化鎖存器模塊鎖存，每幀刷新一次。鎖存信號以八位為一路，依次送到八個噪聲抑制控制器（Symboll）。每個噪聲抑制控制器獨自控制一路語音信道，將PCM信號的偶數位取反后，再將除符合位（最高位）以外的七位數字與由S[6..0]
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