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在Protel99SE下實(shí)現(xiàn)可編程邏輯器件設(shè)計(jì)
摘要：通過(guò)工程實(shí)例介紹了在ＤＳＰ?Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ數(shù)字信號(hào)處理?系統(tǒng)設(shè)計(jì)中，利用ＰＲＯ-ＴＥＬ９９ＳＥ嵌套的Ａｄｖａｎｃｅｄ Ｐｒｏｔｅｌ ＰＬＤ９９硬件描述語(yǔ)言ＣＵＰＬ進(jìn)行可編程邏輯器件設(shè)計(jì)的方法。１ 引言
在以往的ＤＳＰ設(shè)計(jì)中，采用ＴＴＬ、ＣＭＯＳ電路和專用數(shù)字電路進(jìn)行設(shè)計(jì)時(shí)，器件對(duì)電路的處理功能是固定的，用戶不能定義或修改其邏輯功能。但隨著電子技術(shù)的發(fā)展和工程對(duì)所需功能復(fù)雜程度的進(jìn)一步提高，系統(tǒng)將需要很多芯片，這樣，
在芯片之間，以及芯片和印刷電路板的布線和接點(diǎn)也相應(yīng)增多，因而導(dǎo)致系統(tǒng)的可靠性下降和功耗增加，這樣也就越來(lái)越不能滿足工程實(shí)際的需要。而大規(guī)模可編程邏輯器件?ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?和基于芯片的ＥＤＡ?Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｃ電子設(shè)計(jì)自動(dòng)化?工具軟件則可以解決這一問(wèn)題。半導(dǎo)體技術(shù)的提高使ＡＳＩＣ?Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途集成電路?設(shè)計(jì)技術(shù)日趨完善，同時(shí)可編程邏輯器件在結(jié)構(gòu)、工藝、集成度、功能、速度、靈活性等方面的改進(jìn)和提高，也為高效率、高質(zhì)量、靈活設(shè)計(jì)數(shù)字系統(tǒng)提供了可靠性。此外，ＣＰＬＤ?Ｃｏｍｐｌｅｘ Ｐｒｏ-ｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?或ＦＰＧＡ?Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ?技術(shù)的出現(xiàn)，又為ＤＳＰ提供了一種嶄新的方法，并使ＣＰＬＤ或ＦＰＧＡ設(shè)計(jì)的ＤＳＰ系統(tǒng)具有良好的實(shí)用性和極強(qiáng)的實(shí)時(shí)性。
在Ｐｒｏｔｅｌ９９ｓｅ嵌套的ＰＬＤ９９的開(kāi)發(fā)環(huán)境下，可編程邏輯器件設(shè)計(jì)可以直接面向用戶要求，自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成能夠下載到器件的ＪＥＤ文件，該方法結(jié)構(gòu)嚴(yán)謹(jǐn)，易于操作，其設(shè)計(jì)流程如圖１所示。
２ 實(shí)例介紹
在某工程中，要求利用ＳＹＮ０，ＳＹＮ１，ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５作為同步信號(hào)進(jìn)行６４個(gè)通道的選擇，以使６４個(gè)通道在不同時(shí)刻進(jìn)行工作，電路產(chǎn)生的發(fā)射脈沖連接在６４個(gè)雙晶探頭上，然后將雙晶探頭產(chǎn)生的原始回波信號(hào)ａ１，ｂ１，ｃ１，ｄ１經(jīng)過(guò)ＡＤ８１８４?四選一開(kāi)關(guān)?輸出到信號(hào)板進(jìn)行處理。
３ 設(shè)計(jì)過(guò)程
３．１ 確定設(shè)計(jì)目的
由于每一通道的電路都是相同的，考慮到硬件電路以及電路板容量的問(wèn)題，可先將６４個(gè)通道分成１６組，即每塊電路ＰＣＢ板設(shè)計(jì)四個(gè)通道，這１６組利用ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５和撥碼開(kāi)關(guān)Ｓ１選通，然后利用ＳＹＮ０，ＳＹＮ１產(chǎn)生選通每塊電路板的四個(gè)通道的選通信號(hào)Ａ０、Ａ１和輸出使能ＥＮ，其電路原理如圖２所示，信號(hào)的先后次序及邏輯關(guān)系見(jiàn)圖３。
３．２ ＰＬＤ器件的選擇和輸入輸出的確定
由于ＣＵＰＬ語(yǔ)言與器件和生產(chǎn)廠家無(wú)關(guān)，根據(jù)設(shè)計(jì)目的和要求，最簡(jiǎn)單、最常用的ＧＡＬ２２Ｖ１０可以作為目標(biāo)器件。根據(jù)ＧＡＬ２２Ｖ１０的技術(shù)資料和器件各個(gè)管腳的定義，可將同步信號(hào)ＳＹＮ０，ＳＹＮ１，ＳＹＮ２ ，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５和撥碼開(kāi)關(guān)Ｓ１的四個(gè)管腳作為輸入信號(hào)，即選擇２～１１為輸入管腳，１３腳直接接地，１４～２０為輸出管腳，其中１４～１７腳用來(lái)進(jìn)行通道選擇，１８、１９腳作為ＡＤ８１８４的選通信號(hào)，２０腳作為ＡＤ８１８４的輸出使能，參見(jiàn)圖２。
圖3 信號(hào)邏輯關(guān)系圖
３．３ 創(chuàng)建包括頭信息的源文件
在ＰＬＤ９９的開(kāi)發(fā)環(huán)境下，根據(jù)上述設(shè)想及管腳分配，利用Ｐｒｏｔｅｌ９９ｓｅ模板和硬件描述語(yǔ)言ＣＵＰＬ定義輸入輸出管腳，以創(chuàng)建包括頭信息的文本文件Ｔａｎ-Ｓｈａｎｇ．ｐｌｄ，然后用ＣＵＰＬ語(yǔ)言寫(xiě)出如下的中間變量邏輯式和邏輯等式?注：由于描述變量ＥＮ的乘積項(xiàng)過(guò)多，故將變量ＥＮ分成中間變量ＥＮ１和ＥＮ２?，并完善文本文件。經(jīng)過(guò)一系列設(shè)置后便可編譯原文件，編譯成功后會(huì)提示Ｃｏｍｐｉｌａｔｉｏｎ ｓｕｃｃｅｓｓｆｕｌ，方法如下：
／＊＊ Ｄｅｃｌａｒａｔｉｏｎｓ ａｎｄ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｖａｒｉａｂｌｅｓ ＊＊／
ＥＮ１＝!(ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５
＃!ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ !ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５
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ＥＮ２＝！（ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ！ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ！ｓｙｎ５
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＃ｋ１ ＆ ！ｋ２ ＆ ｋ３ ＆！ｋ４ ＆ ｓｙｎ２ ＆！ｓｙｎ３ ＆ ｓｙｎ４ ＆ ！ｓｙｎ５
＃！ｋ１ ＆ ！ｋ２
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