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EDA考試復(fù)習(xí)題
(EDA）是指利用計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件，來(lái)完成超大規(guī)模集成電路（VLSI）芯片的功能設(shè)計(jì)、綜合、驗(yàn)證、物理設(shè)計(jì)（包括布局、布線(xiàn)、版圖、設(shè)計(jì)規(guī)則檢查等）等流程的設(shè)計(jì)方式。EDA考試即將開(kāi)啟序幕，不知道做為考生的你復(fù)習(xí)好了沒(méi)?下面小編收集了一些復(fù)習(xí)題，供大家練習(xí)之用。
《EDA技術(shù)與項(xiàng)目訓(xùn)練》選擇題
1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。
A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體
2. 描述項(xiàng)目具有邏輯功能的是 B 。
A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程
3. 關(guān)鍵字ARCHITECTURE定義的是 A 。
A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置
4. MAXPLUSII中編譯VHDL源程序時(shí)要求 C 。
A.文件名和實(shí)體可不同名 B.文件名和實(shí)體名無(wú)關(guān) C. 文件名和實(shí)體名要相同 D. 不確定
5. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是 D 。
A. 敏感的 B. 只能用小寫(xiě) C. 只能用大寫(xiě) D. 不敏感
6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 A 。
A. 必須以英文字母開(kāi)頭 B.可以使用漢字開(kāi)頭 C.可以使用數(shù)字開(kāi)頭 D.任何字符都可以
7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 B 。
A. 下劃線(xiàn)可以連用 B. 下劃線(xiàn)不能連用 C. 不能使用下劃線(xiàn) D. 可以使用任何字符
8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。
A. A_2 B. A+2 C. 2A D. 22
9. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。
A. a_2_3 B. a_____2 C. 2_2_a D. 2a
10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C 。
A. a_1_in B. a_in_2 C. 2_a D. asd_1
11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。
A. a2b2 B. a1b1 C. ad12 D. %50
12. VHDL語(yǔ)言中變量定義的位置是 D 。
A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置
13. VHDL語(yǔ)言中信號(hào)定義的位置是 D 。
A. 實(shí)體中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置
14. 變量是局部量可以寫(xiě)在 B 。
A. 實(shí)體中 B. 進(jìn)程中 C. 線(xiàn)粒體 D. 種子體中
15. 變量和信號(hào)的描述正確的是 A 。
A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是<= D. 二者沒(méi)有區(qū)別
16. 變量和信號(hào)的描述正確的是 B 。
A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程 C. 信號(hào)不能帶出進(jìn)程 D. 二者沒(méi)有區(qū)別
17. 關(guān)于VHDL數(shù)據(jù)類(lèi)型，正確的是 D 。
A. 數(shù)據(jù)類(lèi)型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類(lèi)型相同才能進(jìn)行運(yùn)算
C. 數(shù)據(jù)類(lèi)型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類(lèi)型無(wú)關(guān)
18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A 。
A. 4.2 B. 3 C. ‘1’ D. “11011”
19. 下面數(shù)據(jù)中屬于位矢量的是 D 。
A. 4.2 B. 3 C. ‘1’ D. “11011”
20. 關(guān)于VHDL數(shù)據(jù)類(lèi)型，正確的是 。
A. 用戶(hù)不能定義子類(lèi)型 B. 用戶(hù)可以定義子類(lèi)型
C. 用戶(hù)可以定義任何類(lèi)型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的
21. 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是 C 。
A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的
22. STD_LOGIG_1164中定義的高阻是字符 D 。
A. X B. x C. z D. Z
23. STD_LOGIG_1164中字符H定義的是 A 。
A. 弱信號(hào)1 B. 弱信號(hào)0 C. 沒(méi)有這個(gè)定義 D. 初始值
24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類(lèi)型時(shí) B 。
A.可以直接調(diào)用 B.必須在庫(kù)和包集合中聲明 C.必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明
25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說(shuō)法是 。
A. 任何數(shù)據(jù)類(lèi)型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類(lèi)型的數(shù)據(jù)類(lèi)型可以轉(zhuǎn)化
C. 任何數(shù)據(jù)類(lèi)型都不能轉(zhuǎn)化 D. 前面說(shuō)法都是錯(cuò)誤的
26. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 C 。
A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高
C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低
27. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 A 。
A. NOT的優(yōu)先級(jí)最高 B. AND和NOT屬于同一個(gè)優(yōu)先級(jí)
C. NOT的優(yōu)先級(jí)最低 D. 前面的說(shuō)法都是錯(cuò)誤的
28. VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是 D 。
A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào) C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí)
29. 如果a=1,b=0，則邏輯表達(dá)式(a AND b) OR( NOT b AND a)的值是 B 。
A. 0 B. 1 C. 2 D. 不確定
30. 關(guān)于關(guān)系運(yùn)算符的說(shuō)法正確的是 。
A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類(lèi)型無(wú)關(guān)
C. 關(guān)系運(yùn)算數(shù)據(jù)類(lèi)型要相同 D. 前面的說(shuō)法都錯(cuò)誤
31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是 。
A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTOR
C. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說(shuō)法都錯(cuò)誤
32. VHDL中順序語(yǔ)句放置位置說(shuō)法正確的是 。
A.可以放在進(jìn)程語(yǔ)句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說(shuō)法都正確
33. 不屬于順序語(yǔ)句的是 B 。
A. IF語(yǔ)句 B. LOOP語(yǔ)句 C. PROCESS語(yǔ)句 D. CASE語(yǔ)句
34. 正確給變量X賦值的語(yǔ)句是 B 。
A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確
35. EDA的中文含義是 A 。
A. 電子設(shè)計(jì)自動(dòng)化 B. 計(jì)算機(jī)輔助計(jì)算 C. 計(jì)算機(jī)輔助教學(xué) D. 計(jì)算機(jī)輔助制造
36. 可編程邏輯器件的英文簡(jiǎn)稱(chēng)是 。 A. FPGA B. PLA C. PAL D. PLD
37. 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱(chēng)是 。 A. FPGA B. PLA C. PAL D. PLD
38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 。
A. FLASH B. EEROM C. SRAM D. PROM
39. 在EDA中，ISP的中文含義是 。
A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒(méi)有特定意義 D. 使用編程器燒寫(xiě)PLD芯片
40. 在EDA中，IP的中文含義是 。
A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒(méi)有特定意義 D. 知識(shí)產(chǎn)權(quán)核
41. EPF10K20TC144-4具有多少個(gè)管腳 A 。
A. 144個(gè) B. 84個(gè) C. 15個(gè) D. 不確定
42. EPF10K20TC144-X器件，如果X的值越小表示 。
A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時(shí)越小 D. 器件的功耗越小
43. 如果a=1,b=1，則邏輯表達(dá)式(a XOR b) OR( NOT b AND a)的值是 A 。
A. 0 B. 1 C. 2 D. 不確定
44. 執(zhí)行下列語(yǔ)句后Q的值等于 B 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
……
E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
……
A. “11011011” B. “00101101” C. “11011001” D. “00101100”
45. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error: VHDL syntax error: signal declaration must have ‘;’，but found begin instead. 其錯(cuò)誤原因是 A 。
A. 信號(hào)聲明缺少分號(hào)。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。
C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。
46. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error: VHDL syntax error: choice value length must match selector expression value length 其錯(cuò)誤原因是 A 。
A. 表達(dá)式寬度不匹配。 B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。
C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。
47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在 B 。
A. 硬盤(pán) B. 根目錄 C. 文件夾 D. 工程目錄
48. MAXPLUSII是哪個(gè)公司的軟件 A 。
A. ALTERA B. ATMEL C. LATTICE D. XILINX
49. MAXPLUSII不支持的輸入方式是 D 。
A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入
50. MAXPLUSII中原理圖的后綴是 B 。
A. DOC B. GDF C. BMP D. JIF
51. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。 D 。
A.idata <= “00001111”; B.idata <= b”0000_1111”;
C.idata <= X”AB” D. idata <= B”21”;
52. 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。
A.if clk’event and clk = ‘1’ then B.if falling_edge(clk) then
C.if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then
53. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說(shuō)法是不正確的。 。
A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì);
B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法;
C.原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述;
D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。
54. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語(yǔ)句是正確的。 C 。
A.idata := 32; B.idata <= 16#A0#; C.idata <= 16#7#E1; D.idata := B#1010#;
55. 下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程： A 。
A.原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試
B.原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試;
C.原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試;
D.原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試
56. 在VHDL語(yǔ)言中，下列對(duì)進(jìn)程(PROCESS)語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是 。
A.PROCESS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。 B.敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào);
C.進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成;
D.當(dāng)前進(jìn)程中聲明的信號(hào)也可用于其他進(jìn)程。
57. 對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的： A 。
A.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元 B.變量的賦值是立即完成的
C.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用 D.變量和信號(hào)的賦值符號(hào)不一樣
58. VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)： 。
A.IEEE庫(kù) B.VITAL庫(kù) C.STD庫(kù) D.WORK工作庫(kù)
59. 下列語(yǔ)句中，不屬于并行語(yǔ)句的是： B 。
A.進(jìn)程語(yǔ)句 B.CASE語(yǔ)句 C.元件例化語(yǔ)句 D.WHEN…ELSE…語(yǔ)句
60. 下面哪一條命令是MAX+PLUSII在時(shí)序仿真時(shí)執(zhí)行加載節(jié)點(diǎn)的命令? C 。
A. file—>set project to current file B. assign—>pin/location chip
C. node—>enter node from SNF D. file—>create default symbol
61. 在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱(chēng)為 D 。 A.仿真器 B.綜合器 C.適配器 D.下載器
62. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error: Can’t open VHDL “WORK” 其錯(cuò)誤原因是 B 。
A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf，而非.vhd 。
B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。
C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。
D. 程序中缺少關(guān)鍵詞。
63. 在VHDL的CASE語(yǔ)句中，條件句中的“=>”不是操作符號(hào)，它只相當(dāng)與 B 作用。
A. IF B. THEN C. AND D. OR
64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。
A. file—>set project to current file B.node—>enter node from SNF
C. assign—>pin/location chip D. file—>create default symbol]
65. 下列關(guān)于信號(hào)的說(shuō)法不正確的是 C 。A . 信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。
B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。
C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。
D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。
66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 D 。
A. OR B. VARIABLE C. SIGNAL D. OUT1
67. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error:Line1,File e:muxfilemux21.tdf: TDF syntax error… 其錯(cuò)誤原因是 A 。
A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf 而非.vhd 。
B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。
C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。
D. 程序中缺少關(guān)鍵詞。
68. 下列關(guān)于變量的說(shuō)法正確的是 A 。
A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。
B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)δ延時(shí)。
C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。
D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名<= 表達(dá)式。
69. 下列關(guān)于CASE語(yǔ)句的說(shuō)法不正確的是 B 。
A. 條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍內(nèi)。
B. CASE語(yǔ)句中必須要有WHEN OTHERS=>NULL;語(yǔ)句。
C. CASE語(yǔ)句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn) 。
D. CASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。
70. VHDL中,為目標(biāo)變量賦值符號(hào)是 D 。
A. =: B. = C. <= D.:=
71. 在VHDL中,可以用語(yǔ)句 D 表示檢測(cè)clock下降沿。
A. clock’ event B. clock’ event and clock=’1’ C. clock=’0’ D. clock’ event and clock=’0’
72.在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部量， B 事先聲明。 A. 必須 B. 不必 C. 其類(lèi)型要 D.其屬性要
73. 在VHDL中，語(yǔ)句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。
A. 8 B. 7 C. 0 D.1
74. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語(yǔ)句組成的。
A. 順序 B. 順序和并行 C. 并行 D.任何
75. 執(zhí)行MAX+PLUSII的 C 命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。
A.Creat Default Symbol B.Compiler C.Simulator D.Programmer
76. 在VHDL中，PROCESS本身是 C 語(yǔ)句。
A. 順序 B.順序和并行 C.并行 D.任何
77. 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 B 。
A. gdf B. scf C. sys D. tdf
78. 在元件例化語(yǔ)句中，用 D 符號(hào)實(shí)現(xiàn)名稱(chēng)映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與PORT MAP()中的信號(hào)名關(guān)聯(lián)起來(lái)。
A. = B. := C. <=>
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
……
A. “11011011” B. “00110100” C. “11011001” D. “00101100”
84. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程;在下面對(duì)綜合的描述中， 是錯(cuò)誤的。
A. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件; B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束;
C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān);
85. 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè)：
A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1
86. 以下對(duì)于進(jìn)程PROCESS的說(shuō)法，正確的是： C 。
A. 進(jìn)程之間可以通過(guò)變量進(jìn)行通信 B. 進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能
C. 進(jìn)程語(yǔ)句本身是并行語(yǔ)句 D.一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯
87. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是 。
A.按順序完成; B.比變量更快完成;
C.在進(jìn)程的最后完成; D.以上都不對(duì)。
88.關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)： 。
A.2#1111_1110# B.8#276# C. 0#170# D.6#E#E1
89.VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言;一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A.器件外部特性; B.器件的內(nèi)部功能;C.器件的綜合約束;
C.器件外部特性與內(nèi)部功能。
90.下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。
A. State0 B. 9moon C. Not_Ack_0 D. signal
91.在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由 表達(dá)式構(gòu)成。
A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER
92. 在VHDL中 D 不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。
A. 信號(hào) B. 常量 C. 數(shù)據(jù) D. 變量
93.在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用__D___ 符號(hào)。
A. =： B. = C. := D. <=
94.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè) D
A. 設(shè)計(jì)實(shí)體 B. 結(jié)構(gòu)體 C. 輸入 D. 輸出
95. 執(zhí)行下列語(yǔ)句后Q的值等于 A 。
……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
E<=(2=>’1’, 4=>’1’, OTHERS=>’0’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ……
A. “11011011” B. “00110100” C. “11011001” D. “00101100”
96. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類(lèi)型中是用 表示的。 A. 小寫(xiě)字母和數(shù)字 B. 大寫(xiě)字母數(shù)字 C.大或小寫(xiě)字母和數(shù)字 D. 全部是數(shù)字
97. 執(zhí)行MAX+PLUSII的 A 命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。
A. create default symbol B. simulator C. compiler D. timing analyzer
98. 在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于 語(yǔ)句。
A. 并行和順序 B. 順序 C. 并行 D. 不存在的
99. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。
A. 2 B. 3 C. 9 D. 8
100.一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序成為 。
A. 設(shè)計(jì)輸入 B. 設(shè)計(jì)輸出 C. 設(shè)計(jì)實(shí)體 D. 設(shè)計(jì)結(jié)構(gòu)
拓展內(nèi)容
EDA技術(shù)布局常用規(guī)則
1.我們要注意貼片器件(電阻電容)與芯片和其余器件的最小距離芯片：一般我們定義分立器件和IC芯片的距離0.5～0.7mm，特殊的地方可能因?yàn)閵A具配置的不同而改變
2.對(duì)于分立直插的器件
一般的電阻如果為分立直插的比貼片的距離略大一般在1～3mm之間。注意保持足夠的間距(因?yàn)榧庸さ穆闊灾辈宓幕静粫?huì)用)
3.對(duì)于IC的去耦電容的擺放
每個(gè)IC的電源端口附近都需要擺放去耦電容，且位置盡可能靠近IC的電源口，當(dāng)一個(gè)芯片有多個(gè)電源口的時(shí)候，每個(gè)口都要布置去耦電容。
4.在邊沿附近的分立器件
由于一般都是用拼板來(lái)做PCB，因此在邊沿附近的器件需要符合兩個(gè)條件，第一就是與切割方向平行(使器件的應(yīng)力均勻)，第二就是在一定距離之內(nèi)不能布置器件(防止板子切割的時(shí)候損壞元器件)
5.如果相鄰的焊盤(pán)需要相連，首先確認(rèn)在外面進(jìn)行連接，防止連成一團(tuán)造成橋接，同時(shí)注意此時(shí)的銅線(xiàn)的寬度。
6.焊盤(pán)如果在鋪通區(qū)域內(nèi)需要考慮熱焊盤(pán)(必須能夠承載足夠的電流)，如果引線(xiàn)比直插器件的焊盤(pán)小的話(huà)需要加淚滴(角度小于45度)，同樣適用于直插連接器的引腳。
7.元件焊盤(pán)兩邊的引線(xiàn)寬度要一致，如果時(shí)間焊盤(pán)和電極大小有差距，要注意是否會(huì)出現(xiàn)短路的現(xiàn)象，最后要注意保留未使用引腳的焊盤(pán)，并且正確接地或者接電源。
8. 注意通孔最好不要打在焊盤(pán)上。
9.另外就是要注意的是引線(xiàn)不能和板邊過(guò)近，也不允許在板邊鋪銅(包括定位孔附近區(qū)域)
10.大電容：首先要考慮電容的環(huán)境溫度是否符合要求，其次要使電容盡可能的遠(yuǎn)離發(fā)熱區(qū)域
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